职位：混合设计验证工程师 (UVM/SystemVerilog) 一家领先的半导体制造商正在温哥华寻找一名设计验证工程师。此职位需要具备数字设计和验证的专业知识，包括编写测试计划、使用System Verilog/UVM开发测试平台以及提供技术领导。候选人应具备相关学位和ASIC设计及相关工具的经验。该职位提供混合工作环境，专注于半导体行业的创新工程解决方案。
