加入领先的芯粒初创公司
作为Eliyan的数字设计工程师，您将加入一个快速发展的早期初创公司，创造推动未来芯粒系统的技术，具备一流的功耗、面积、可制造性和设计灵活性。在这个角色中，您将领导我们的D2D PHY的前端设计——这是我们芯粒互连平台NuLink的核心技术。您将从微架构到综合全面负责数字PHY，与我们的架构、模拟、验证和物理设计团队密切合作。这是一个动手的技术领导角色。您将定义PHY架构，编写RTL，优化综合，创建时序约束，开发固件序列，并确保整个堆栈的无缝集成。您的工作直接推动下一代基于芯粒的AI和HPC系统。我们提供一个有趣的工作环境和优厚的福利。现场工作时间为周一至周五。
主要职责：
- 架构和RTL设计
- 从微架构定义到综合和PD交接，全面负责D2D PHY数字设计
- 为符合UCIe的先进封装PHY设计数据路径和时钟架构
- 为链路训练、校准引擎、速率适配、CDC、FIFO对齐和通道去斜编写RTL
- 创建具有功耗分析、延迟指标和性能特征的微架构规格
- 在性能、功耗、面积和时序之间进行架构权衡
- 综合与优化
- 推动综合优化：面积、时序、功耗、QoR
- 为多时钟域、假路径、多周期路径、CDC创建全面的SDC约束
- 生成具有电压域、隔离和保留的UPF功耗规格
- 建立带有规则集和豁免管理的LINT/CDC流程
- 提供综合就绪的网表和物理设计交接文档
- 技术领导与协作
- 与模拟PHY团队协调TX/RX、PLL、校准的数字控制
- 与验证团队合作，确定测试平台需求、覆盖目标和协议合规性
- 与物理设计团队合作，制定放置指南、时钟树要求、布线约束
- 与固件团队合作，处理寄存器接口、链路训练序列、运行时控制
- 指导2-3名数字设计师进行前端设计和综合优化
- 推动设计评审和跨团队的技术决策
必备资格：
- 8年以上数字前端设计经验，其中4年以上PHY或高速接口经验
- 作为设计负责人在先进节点（7nm或以下）成功完成3次以上流片
- 深入了解D2D PHY、DDR PHY或SerDes数字设计
- 精通SystemVerilog RTL设计，具备强大的综合优化技能
- 对UCIe或其他高速接口（如DDR/Serdes）有深入理解
- 高级CDC设计、链路训练协议、弹性缓冲架构
- 熟练使用综合工具（Synopsys DC/Fusion Compiler或Cadence Genus）
- 具备SDC约束、UPF、STA方法论经验
- 证明有能力领导前端设计并协调跨团队工作
优先资格：
- 12年以上技术领导经验
- UCIe PHY设计或认证经验
- DDR4/DDR5/LPDDR PHY或DFI接口经验
- SerDes数字控制（TX/RX均衡、CDR）、PCIe PHY或CXL PHY经验
- 高级封装知识：2.5D、3D、有机基板
- 用于PHY控制的固件开发或低级驱动程序实现
- 用于设计自动化的Python/Perl/Tcl脚本
- 在PHY设计方面的出版物或专利
#J-18808-Ljbffr
