Astera Labs（NASDAQ: ALAB）通过专门设计的连接解决方案提供机架级AI基础设施。通过与超大规模数据中心和生态系统合作伙伴的合作，Astera Labs使组织能够释放现代AI的全部潜力。Astera Labs的智能连接平台将CXL®、以太网、NVLink、PCIe®和UALink™半导体技术与公司的COSMOS软件套件集成在一起，将多样化的组件统一成一个连贯、灵活的系统，提供端到端的扩展和扩展连接。公司的定制连接解决方案业务补充了其基于标准的产品组合，使客户能够部署定制架构以满足其独特的基础设施要求。了解更多信息，请访问www.asteralabs.com。
职位描述
我们正在寻找一位技术主管数字设计工程师，具备高性能PCIE控制器和桥接设计、微架构、RTL实现和IP集成的深厚专业知识。理想的候选人将在开发尖端连接解决方案中发挥关键作用。
主要职责
- 设计和实现高性能数字解决方案，包括RTL开发和综合。
- 与跨职能团队合作进行Serdes和控制器IP、处理器和外围设备的IP集成。
- 从架构到GDS负责模块级和全芯片设计，专注于节点≤16nm的设计。
- 确保时序收敛，评估验证完整性，CDC，lint等。
- 使用Synopsys/Cadence的工具进行设计和仿真。
基本资格
- 电子/电气工程学士学位（硕士优先）。
- 5年以上数字设计经验，其中4年以上专注于PCIE控制器、PCS或PHY实现。
- 在RTL开发、综合和时序收敛方面有丰富的专业知识。
- 具有前端设计、门级仿真和设计验证经验。
- 强烈的工作伦理，能够处理多项任务，并具有积极主动、以客户为中心的态度。
所需专业知识
- 拥有PCIE控制器或Serdes/PHY IP的实际经验。
- 具有前硅和后硅设计实现的实际经验。
- 拥有固件交互和嵌入式设计的实际经验。
- 精通System Verilog/Verilog和脚本（Python/Perl）。
- 具有在先进节点（≤16nm）进行模块级和全芯片设计的经验。
- 具备顶层集成和DFT知识。
优先经验
- 具有PCIE SerDes控制器或IP级别经验。
- 了解PAD设计、DFT和布局规划。
- 具有NIC、交换机或存储产品开发经验，包括嵌入式固件。
- 熟悉在CI/CD环境中进行设计和验证工作流程。
我们知道，当团队包含多样化的想法、背景和经验时，创造力和创新会更频繁地发生，我们积极鼓励所有具有相关经验的人申请，包括有色人种、LGBTQ+和非二元性别人士、退伍军人、父母和残疾人。
