职位名称：数字 ASIC/FPGA 设计师
期限：12 个月
地点：安大略省渥太华（现场工作）
主要职责
• 使用 Verilog 和 SystemVerilog 开发和实施高质量的 RTL 设计，适用于 ASIC 和 FPGA 平台。
• 执行时钟域交叉（CDC）分析，确保设计模块之间的时序完整性。
• 使用行业标准工具领导功能仿真、调试和验证活动。
• 与物理设计团队合作，执行 RTL 综合、约束开发和优化。
• 与跨职能团队合作，满足 MBIST、DFT、linting、CDC 和其他前端 ASIC 设计需求。
• 创建和维护设计规格、设计评审和集成计划的文档。
• 在设计生命周期内支持集成和验证活动。
• 使用 Python、Perl 或 TCL 开发自动化脚本，以提高工作流程效率。
• 使用 Vivado 设计套件与 FPGA 团队合作进行原型设计和验证。
必须具备的技能
• 精通 RTL 设计经验（ASIC 和 FPGA）
• 熟练掌握 Verilog / SystemVerilog
• 时钟域交叉（CDC）分析
• 功能仿真和调试
• RTL 综合专业知识
所需资格
• 15 年以上数字 ASIC/FPGA 设计经验。
• 工程、计算机科学或相关技术领域的学士学位。
• 强大的前端 ASIC 设计经验，包括：
• Synopsys Design/Fusion Compiler
• Synopsys VCS 仿真
• MBIST 和 DFT 方法
• CDC 和 lint 工具
• 对网络标准和有线通信协议（例如以太网）的深入理解。
• 有 Python、Perl 和 TCL 脚本编写经验。
• 有 Vivado 设计套件的实践经验。
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