职责
• 使用 Verilog/System Verilog 进行微架构和设计。
• 定义并负责 ASIC 设计方法。
• 集成由内部团队和其他供应商开发的复杂 IP。
• 进行模块和芯片级别的 RTL 验证和门级网表测试。
• 支持其他 ASIC 设计活动，如 Lint、CDC 检查、形式验证、综合和 DFT。
• 支持后端工程师进行时序收敛和 ECO。
• 芯片启动、验证和调试。
• 支持固件开发和应用团队。
要求
• 电气/计算机工程学士/硕士学位。
• 拥有学士学位并具备 2 年以上相关经验，或最近获得硕士学位的毕业生。
• 了解 Verilog/System Verilog 和 UVM。
• 熟练使用 Verilog 和 System Verilog。
• 良好的口头和书面沟通能力。
• 了解/有 Python 经验者优先。
• 了解 ASIC EDA 工具，如 Synopsys DC、Cadence Incisive (IES)、Verdi 等者优先。
